01 / HARDWARE VERIFIED
125 μs 严格逐周期闭环
XB6 + 2 × SV630N，共 3 从站；DC 同步、单周期一帧。每个有效周期都完成接收、ARM 新计算、提交与下一帧发送匹配。
测量边界：TX_START 来自 FPGA 数字观测点，不表述为 PHY 线上发帧边沿抖动；当前快照不生成缺失的 Mean、P99 或 P99.9。
02 / EVIDENCE, NOT AVERAGE
关注最慢的一次，而不是只看平均速度
当前硬件快照只公开真实存在的 Count、Min、Last 与 Max，不制造缺失的百分位数据。
- COUNT
- 四类关键计数均为 1,599,874
- WKC
- 实际 / 期望为 11 / 11
- 9 ALERTS
- 九类关键异常增量全部为 0
- BOUNDARY
- 50 μs 不作为当前周期成绩
03 / ARCHITECTURE
功能、实时计算、确定性收发分层
不重写成熟协议基础，而是补齐从协议栈走向可用控制器所需的实时执行、硬件收发、用户算法、性能观测与工程工具。
Linux 工程中心
承载协议栈、设备配置、网络、API、日志与上位机服务；功能完整，但不决定最后一刻的发帧时刻。
ARM 实时核心
每周期读取新输入，运行插补、加减速或用户算法，再提交下一周期输出。
FPGA Timing Engine
位于收发关键路径，负责硬件时基、定时发送、数字时间戳、代次检查与异常计数。
04 / ECOSYSTEM
开放工程生态，保护实时内核
页面明确区分已经验证、正在建设与后续规划，避免把路线图包装成现成功能。
插件式 EtherCAT IDE
基于 Qt Creator 的设备扫描、拓扑核对、状态与异常观测工作流已形成；插件 SDK、算法接口、仿真和性能工具按开源方向持续建设。
实时运行时与 FPGA 核心
控制器实时运行时实现与 FPGA RTL 源码当前暂不开源；用户侧面向镜像、Bitstream、版本化 ABI、兼容规范与工具链交付。
AI 工程助手与前瞻发送
AI 用于资料、配置、代码、仿真与报告辅助，不进入 125 μs 实时环。前瞻模式完成代次队列、水位和断粮验收后再发布周期数据。
05 / BUILD LOG · EP.01
我要做一台高性能 EtherCAT 主站
第一集从 EtherCAT 从站 I/O 产品讲起，完整展示第一代验证样机、严格逐周期闭环、Zynq 三层架构与专用主站模块的产品化方向。
- 每一帧新反馈如何进入 ARM 计算并影响下一帧输出
- 逐周期闭环与前瞻发送为什么必须分开测试
- 开放 IDE、用户算法与 AI 工程助手的清晰边界
测试条件：XB6 + 2 × SV630N · DC · 125000 ns · 单周期一帧 · WKC 11/11
查看本页硬件实测FROM PROTOTYPE TO PRODUCT
从第一代验证样机，走向专用主站模块与客户载板。
面向工业控制硬件、运动控制器、机器人与专机设备，持续推进紧凑、可靠、可集成的产品化路径。